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Kintex UltrascaleにおけるSiTCP及びSiTCPXGの実装について

yy1423yy1423
edited June 12 in SiTCPに関する質問など / Questions

現在、Kintex Ultrascale搭載のAXKU040ボードを用いてSiTCP及びSiTCPXGの実装を試みています。
どちらもKintex7用に配布されているSample Code（NetlistはUltrascale用に変更）を改変し、テストを行おうとしていますが、リンクアップできていない状況です。
そのため、Kintex Ultrascale用のSampleコードを提供いただくことは可能でしょうか。
現在行っている研究で利用予定で、ForceDeafoultでの利用を予定しています。
勝手なお願いながら対応いただけると幸いです。
よろしくお願いいたします。

Comments

  • bbt_supportbbt_support

    残念ながらサンプルコードは現在準備中の為、すぐに公開することはできません。
    基本的にUltrascaleと7seriesは同じですが、10GのPCS/PMAについては以下について注意して下さい。

    • Ultrascaleと7seriesでは、PCS/PMAのIPが異なるためクロックの接続も異なります。
      • SiTCPXGのクロックとしてtxusrclk2_outを使用して下さい。
      • dclkはフリーランクロックである必要があるため、coreclk_outまたは別のフリーランクロックを使用して下さい。（txusrclk2_outは使えません）
  • yy1423yy1423
    edited June 12

    ご返信ありがとうございます。
    サンプルコードの件、かしこまりました。
    SiTCPXGの実装に関してですが、ご指摘いただいた点につきましては対処しています。
    ただ、IPのrefclkに入力する、AXKU040上でトランシーバと同BANKのクロックが125MHzであり、制約ファイル内で156.25MHzになるよう設定していますがこちらがリンクアップしない原因ではないかと考えております。
    ボード上のクロックをIPへ入力するrefclk(156.25MHz)に変換する際にその他気を付けるべきところはありますでしょうか。

  • bbt_supportbbt_support

    AXKU040には125MHzと156.25MHzのクロックが搭載されています。
    クロックの入力されているBankが遠いためワーニングとはなりますが、正しいクロックを使用して下さい。

  • yy1423yy1423

    125MHzはBANK224、156.25MHzはBANK228のためIP:10G Ethernet PCS/PMA内のTransceiver Options/Transceiver Clocking and Location/Transceiver Refclkにてrefclk+4を選ぶ必要があると思うのですが、IPで選択できるBANKはrefclk+2までとなっています。
    そのため、156.25MHzのクロックを使用できないと考えたのですがいかがでしょうか。
    使用できる場合、IP内ではrefclk+?をどのように選択すればよいでしょうか。

  • bbt_supportbbt_support

    プロパティPACKAGE_PINで上書き指定すれば問題ありません。

  • yy1423yy1423
    edited June 12

    XDCファイルでの指定が最終的に優先されるということなのですね、ありがとうございます。
    ちなみに、IPのrefclk_pに入力するSMA_MGT_REF_CLK_Pを下記のように定義すれば問題ないでしょうか。
    下記のように記述しましたが、リンクアップできなかったため確認のためお聞きしたいです。

    set_poperty PACKAGE_PIN H6 [get_ports SMA_MGT_REF_CLK_P]
    create_clock -period 6.400 [get_ports SMA_MGT_REF_CLK_P]

  • bbt_supportbbt_support

    基本的に問題ありません。
    「SMA_MGT_REF_CLK_N」の配置指定は無くてもいいと思いますが、弊社確認では指定しています。
    また、推奨外のREFクロックバンクのためクロック配置DRCエラーになるかもしてません。
    その場合は「CLOCK_DEDICATED_ROUTE FALSE」でwarningにして下さい。

  • yy1423yy1423

    ありがとうございます。
    しかし、CLKを上記のように配線した場合でもリンクアップできなかったため他の部分に問題があるようです。
    7シリーズ用のサンプルコードをUltrascale用に書き換える際、10GのPCS/PMA以外で気をつけなければいけない部分はありますでしょうか。
    大雑把な質問になってしまい、申し訳ありませんがよろしくお願いいたします。

  • bbt_supportbbt_support

    ten_gig_eth_pcs_pmaが正常ならば、SiTCPXGのFORCE_DEFAULTnを0にするくらいです。
    以下のbitファイルはAXKU040のSFP1に10GbE用SFP+を繋げばリンクが上がるはずです。

  • yy1423yy1423

    ありがとうございます。無事リンクアップできましたので、自分の実装に問題があったようです。
    ちなみに、ten_gig_eth_pcs_pmaのバージョンは何を利用していますでしょうか。

  • bbt_supportbbt_support

    10G Eternet PCS/PMA(10GBASE-R/KR)(6.0)ですが、バージョンにはよらないと思います。
    SFP+に接続されている信号も確認して下さい。

  • yy1423yy1423

    かしこまりました。
    配線自体は間違えていないように思えます。
    XDCファイルの構成及び、トップモジュールでの10G Eternet PCS/PMAの宣言の記述方法について提供いただくことはできないでしょうか。
    もしくは現在、開発中のソースコードを添付いたしますので、確認いただくことは可能でしょうか。
    よろしくお願いいたします。

  • bbt_supportbbt_support

    簡単に確認しましたが、複数の問題があるようです。
    １）リセットを作る回路のクロックがリセットによって止まる。（リセットが解除されない）
    ２）SFP+の制御信号が正しくない。
    いずれもLED等に信号を出せば確認できます。

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